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10AX115H3F34E2SG

发布时间:2021-04-08 02:53:32

最终结果是多个输入周期内的累加总和,其中累加由i_first和i_last输入控制。i_first输入信号指示累加和归零的第一组输入。i_last信号指示要累加和加到累加的最后一组输入。最终的i_last值可在之后的六个周期使用,并使用i_lasto_valid进行限定。两次运算之间可以无空拍。其中,那么,以上运算功能如何对应到MLP内部呢?其后的细节已分为MLP72中的多个功能阶段进行说明。首先请看下图,MLP之间的进位链结构,这是MLP内部的专用走线,可以保证级联的高效执行。下图是MLP中浮点乘法功能阶段,其中寄存器代表一级可选延迟。MLP72浮点乘法级包括两个24位全浮点乘法器和一个24位全浮点加法器。
两个乘法器执行A×B和C×D的并行计算。加法器将两个结果相加得到A×B+C×D。乘法阶段有两个输出。下半部分输出可以在A×B或(A×B+C×D)之间选择。上半部分输出始终为C×D。乘法器和加法器使用的数字格式由字节选择参数以及和参数设置的格式确定。浮点输出具有与整数输出级相同的路径和结构。MLP72可以配置为在特定阶段选择整数或等效浮点输入。输出支持两个24位全浮点加法器,可以对其进行加法或累加配置。进一步可以加载加法器(开始累加),可以将其设置为减法,并支持可选的舍入模式。最终输出阶段支持将浮点输出格式化为MLP72支持的三种浮点格式中的任何一种。此功能使MLP72可以外部支持大小一致的浮点输入和输出(例如fp16或bfloat16)。

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EP9134, XC4VLX40-11FFG1148C, XC7K160T-1FBG484I,
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